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アナログ・RF回路設計
Analog & RF Circuit Design
2030年（予測）: 4/5 専門家並み
0 できない ／ 1 デモ止まり ／ 2 補助 ／ 3 実務品質（要確認） ／ 4 専門家並み ／ 5 専門家超え。「予」は予測。
専門家と比べて
既知のリファレンス設計パターン内での下書きは秒単位で可能だが、ノイズ・線形性・マッチング・経年劣化のトレードオフを要する新規アナログ/RFフロントエンド設計は専門家の代替になっていない。
できること
パターン化された回路(参照設計が合意済みのもの)の下書きを秒単位で生成し、シミュレーション支援によるサイジングを補助できる。
まだできないこと
新規のアナログフロントエンドやRFのタイトレイアウトは発明できず、生成物は「自信ありげだが凡庸」になりがち。安全性が絡む冗長性・フォールトトレランス設計の妥当性検証は人間が行う必要があり、LLMの確率的・自己回帰的な性質はアナログ検証が要求する厳密な決定論と構造的に不整合。
なぜそうなのか
アナログ領域は連続非線形物理現象を扱い、成功/失敗事例とシミュレーション結果を結びつけた大規模学習データが乏しい。検証はハードウェア設計工数の50%超を占めるボトルネックであり、意味論的分散・潜在的因果依存・数値精度の解決にLLMは構造的に不向き。
これからの予測の根拠
ICML 2026のAnalogVerifierのようなneuro-symbolic検証手法の登場により信頼性は徐々に上がるが、アナログ設計自体は経験知集約型であり急激なブレークスルーは想定しにくく、2028年でも実務品質どまりと予測。
いま使える主な道具
Cadence Virtuoso/ViraStack、Synopsys Custom Compiler AI、GPT-5.x、Claude Fable 5.1
根拠
- Aging, Complexity, And AI In Analog Design 2026
経年劣化・複雑性を伴うアナログ設計は依然として人間の経験に依存 - AI Circuit Design in 2026: What Actually Works (and What Is Hype) 2026
AIはパターン化された回路の下書きはできるが発明はできないと明記 - AnalogVerifier: A Neuro-Symbolic Framework for Analog Circuit Verification (ICML 2026 Poster) 2026
LLMの確率的性質はアナログ検証の決定論的要求と構造的に不整合と指摘
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AIエージェント能力アトラス 2026（2026-09-06 時点・v1.0）の1マスです。レベルは公開された実験・ベンチマーク・報告から付けた目安で、2027年以降は予測です。全マスに根拠のリンクがあります。作者は個人で、AI（Claude）と一緒に調べて作っています。