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デジタル集積回路の物理設計(フロアプラン・配置配線)
Digital IC Physical Design (Floorplanning, Placement & Routing)
2030年（予測）: 5/5 専門家超え
0 できない ／ 1 デモ止まり ／ 2 補助 ／ 3 実務品質（要確認） ／ 4 専門家並み ／ 5 専門家超え。「予」は予測。
専門家と比べて
GoogleはAlphaChipのフロアプランが人間のレイアウトエンジニアを一部指標で上回り数時間で完了すると主張し実際に5世代のTPUとAxion CPUに採用されているが、Markov(2023)らは比較条件の公平性(人間側の計算時間制約等)に疑義を呈しており、専門家超えの合意は未確定。
できること
フロアプラン・配置配線をAIが数時間で生成し量産チップに採用(TPU 6世代=Trillium含む、Axion)。Cadence/SynopsysともにML配置配線エンジンを主力EDAツールに統合済み。SynopsysはAMD/Microsoftと自律型デバッグ・実装クロージャーworkflowを共同開発し初期結果でサイクルタイム40%削減、20社が25以上の専門エージェントを評価中。NVIDIAは次世代チップの設計にこれらのエージェントを利用。
まだできないこと
RTLからGDSIIまでの全フローを人間のサインオフなしに完結させることはできない。新規アナログ/RFブロックの設計は不可。「superhuman」の主張自体に技術的異論があり、比較条件次第で結果が変わる。安全性・責任の所在(engineering intent, risk decision, sign-off accountability)は依然として人間が保持。
なぜそうなのか
検証・サインオフには決定論的な保証が必要だがLLM/強化学習の出力は確率的であり、規制・トレーサビリティ要件を満たす説明可能性が不足。チップ物理設計の探索空間は組合せ的に膨大で、汎用推論ではなくドメイン特化の報酬設計が必要。
これからの予測の根拠
Cadenceが2026年にChipStackの『Level-5自律性』ロードマップを公表し、Synopsysもパイロットから20社評価へ拡大中で自動化範囲は着実に拡大する見込み。ただし全フロー自動サインオフは形式検証の成熟度に依存し責任構造も規制含め変わらないため、2028年時点でも専門家並み(4)にとどまり、2030年にようやく5に達すると予測。
いま使える主な道具
AlphaChip (Google DeepMind)、Synopsys.ai Agentic Workflows、Cadence Cerebrus、Cadence ChipStack/AgentStack/ViraStack/InnoStack、Gemini、NVIDIA Nemotron
根拠
- How AlphaChip transformed computer chip design 2026
AlphaChipが過去5世代のTPUとAxion CPUの設計に採用されたと公表 - Synopsys Advances Agentic AI Chip Design with AMD and Microsoft 2026-07
20社が25以上の専門エージェントを評価、デバッグクロージャーで40%サイクルタイム削減の初期結果 - Cadence Unveils Industry's First Fully Autonomous Virtual Engineer for Chip Design, powered by NVIDIA 2026-05
ChipStackがLevel-5自律性を主張、RTL検証を40倍高速化 - Even With AI Inroads, Human Chip Designers Still Essential 2026
AIはengineering intentやrisk decision、サインオフの責任を独立して負えないと明言
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AIエージェント能力アトラス 2026（2026-09-06 時点・v1.0）の1マスです。レベルは公開された実験・ベンチマーク・報告から付けた目安で、2027年以降は予測です。全マスに根拠のリンクがあります。作者は個人で、AI（Claude）と一緒に調べて作っています。